求教高频交易策略中FPGA实现的优化思路
各位坛友好，本人硬件工程师背景，目前正在尝试将传统CTA策略移植到FPGA平台。在实现5档盘口tick级处理时遇到以下问题：1. 订单簿重建模块的时序约束难以满足（当前延迟约380ns）
2. 多标的并行处理时BRAM利用率超过80%导致布线失败
3. 市价单/限价单切换逻辑产生组合路径时序违规
想请教：
- 有哪些针对order book更新的硬件架构优化方案？
- 在Xilinx UltraScale+器件上，各位是如何平衡并行处理数量和时钟频率的？
- 是否有开源的Verilog参考设计可以学习（仅需架构思路）
注：不涉及具体策略逻辑，仅讨论硬件实现方法论。欢迎有实际FPGA量化系统开发经验的前辈指点。
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